ＤＤＲメモリをＦＰＧＡで操作してみる。ＸｉｌｉｎｘのＤＤＲ用プリミティブを使わない

ＸｉｌｉｎｘのＤＤＲ用プリミティブを使わないでＤＤＲメモリを操作してみる

ＳＰＡＲＴＡＮ３など、ＸｉｌｉｎｘのＦＰＧＡには、ＤＤＲメモリなどを操作するための、ダブルデータレート専用フリップフロップが内臓されていて、（ IFDDRCPE OFDDRTCPE など）ＤＣＭと組み合わせて、容易にＤＤＲメモリ（ＤＤＲ２を含む）とインターフェイスすることができます。ＳＰＡＲＴＡＮ６以降は、さらに高速なＤＤＲ３などを制御するため、ハードマクロ化されて、８００Ｍｂｐｓ、さらにＫｉｎｔｅｘ７では、１８６６Ｍｂｐｓまで可能になっています。

さて、ＤＤＲメモリ以降、内蔵のＤＤＲ専用フリップフロップを使うと、Ｉ／Ｏピンも専用になり、メモリとの接続を間違えると、インプリメントできなくなることがあります。さらにＳＰＡＲＴＡＮ６では、ハードマクロのＭＣＢを使うと、メモリと接続するピンがすべて決められていて、指定ピン以外を使うことはできません。無論これは、設計を容易にしてくれますが、逆に融通がきかなくなってしまいます。

ＦＰＧＡを使ったボード設計で、いつも悩むのは、＜ピン数をどれだけ減らせるか＞ではないかと思います。より小さなパッケージを使って、実装面積を減らす要求は、大抵優先順位が高く、ピンの割り振りには苦労します。

そこで、ＤＤＲ専用プリミティブを使わないで、ＤＤＲメモリを操作する回路を作ってみました。以前、ＤＤＲメモリの接続を間違えたボードを、この方法で、何とか使えるようにして、基板改版までボードを捨てずに済んだことがありますが、その回路を、ＤＤＲメモリの載った評価ボードにインプリメントしてみました。使用した評価ボードは、Ｄｉｇｉｌｅｎｔ社の、Spartan-3E Sterter Kit です。

このボードは、ＤＤＲメモリ、１００ＭのイーサネットＰＨＹなどがあって、ＥＤＫのサンプル回路が、選択に出てくるものです。水晶は５０ＭＨｚになっていて、ＥＤＫでは、ＭｉｃｒｏＢｌａｚｅを５０ＭＨｚで操作できます。このとき、ＤＤＲメモリは１００ＭＨｚで動きます。
しかし、回路図を見ると、ＤＤＲメモリを接続している部分が、定石から外れていて、終端抵抗も無く、かなり使いにくいボードです。　ＤＤＲメモリとは、７５オーム（　付けるなら２２オームぐらいが定番　）のダンピング抵抗で接続されているので、高速に動作させるのは困難です。ＥＤＫでは、このあたりを、ＤＥＬＡＹ回路を使って、チューニングされたような ucf ソースを吐き出し、１００ＭＨｚで動かしていますが、ＥＤＫを使わずに、IFDDRCPE と OFDDRTCPE と、DCM を使って、１００ＭＨｚで動かすのはかなり大変です。何度か試みましたが、いまだに６６ＭＨｚ（ DDR-133 ）までしか動かしたことはありません。

ＤＤＲについては、定番の終端抵抗を付けた回路で、Spartan3 で１３３ＭＨｚ付近（ DDR-266 ）まで問題なく動作させたことがありますが、このボードではとても無理です。

ＤＤＲメモリの操作波形

このボードで、IFDDRCPE と OFDDRTCPE を使わないで、Verilog の reg 宣言のみを使ってＤＤＲメモリを操作してみます。速さは期待できないので、５０ＭＨｚとします。操作回路は、１００ＭＨｚとなりますが、ＦＰＧＡの能力からすると、１３３ＭＨｚぐらいは動くかもしれません。いわゆるＤＤＲメモリ操作に必要な、９０°位相差は、１００ＭＨｚの逆相クロックで実現します。

以下の図は、１００ＭＨｚのＤＤＲメモリ制御回路の予想波形です。これに合わせて、ＲＴＬを書いてみます。

この波形を念頭にして、作成した回路は、以下のようになります。

// DDR SDRAM CTL // Xilinx のＤＤＲ用プリミティブを使わないで、ＤＤＲ用２相クロックペアの制約を受けない、 // 標準Ｉ／Ｏで操作する回路。 // ＤＤＲメモリに、どのＩ／Ｏが接続されていても、インプリメントできるが、動作クロックは遅くなる。 // 以下の回路は、１００ＭＨｚで操作して、メモリには６６ＭＨｚのクロックを出す。 // ＤＱＳの出力、データバスのラッチで、９０°位相のクロックは、clkn の立ち上がりで代用する。 // 使用しているメモリのスペックでは、最低クロックは約７５ＭＨｚなので、 // 保障範囲外であるが、７５ＭＨｚまで高めると、今度はダンピング抵抗の遅れなどで、 // 正しく動作しなくなってくる。 module ddrctl( clk, // RTL clock + 100MHz clkn, // RTL clock - 100MHz ma, // address bus db, // data bus cs, // CS ras, // RAS cas, // CAS we, // WE dm, // DATA MASK dqs, // DQS inout mba, // BANK address mclkp, // memory clock + 50MHz mclkn, // memory clock - 50MHz cke, // addr, // CPU wtdata, // CPU write data wdupdate, // request write data writeen, // CPU write wtbyteen, // valid byte cpucmd, // command rddata, // CPU read datavalid, // end DDR accsess // test // m90clk, // m270clk, wdqsseq, // write sequence rdqsseq, // read sequence mrsseq, // MRS sequence startinit, // not use initend, // end of initialize DDR refreq, // refresh request refsel, // refresh working refseq, // refresh sequence cpucmdsel, // CPU access working cpureq, // CPU request DDR // reset ); input clk;// 100MHz input clkn;// 100MHz 180 deg delay output [12:0] ma; inout [15:0] db; output cs; output ras; output cas; output we; output [1:0] dm; inout [1:0] dqs; output [1:0] mba; output mclkp; output mclkn; output cke; // input [25:0] addr; input [31:0] wtdata; output wdupdate; input writeen; input [3:0] wtbyteen; input [5:0] cpucmd; output [31:0] rddata; output datavalid; // test //output m90clk; //output m270clk; output [4:0] wdqsseq; output [4:0] rdqsseq; output [4:0] mrsseq; input startinit; output refsel; output refreq; output [3:0] refseq; output cpucmdsel; output cpureq; output initend; // input reset; // reg csr; reg rasr; reg [2:0] rcaslatensy; reg casr; reg wer; reg [1:0] dmr; reg [1:0] predmr; reg [1:0] rdqsr; reg [4:0] rdqsseq; reg rdqsen; reg rdqsouten; reg [1:0] rdqsmode; reg [5:0] rcpucmdr; reg [5:0] rcpucmdr2; // refresh & arbiter reg cpucmdsel; reg cpucmdsel2; reg cpureq; reg refsel; reg refsel2; reg refreq; reg [10:0] refcount; reg [3:0] refseq; reg refen; reg refend; reg cpucmdend; // reg [1:0] wdqsr; reg [4:0] wdqsseq; reg wdqsen; reg wdqsouten; reg dbouten; reg [1:0] wdqsmode; reg [5:0] wcpucmdr; reg wdupdate; // reg [1:0] mbar; reg mclkpr; reg mclknr; //reg m90clkr; //reg m270clkr; reg cker; // reg [15:0] dbr; reg [15:0] dblatch; reg [31:0] rddata; reg datavalid; reg [15:0] predbr; reg [12:0] mar; // init reg casri; reg rasri; reg csri; reg weri; reg ckeri; reg initend; reg [4:0] initseq; reg [12:0] mari; reg [1:0] mbari; reg mrsen; reg [4:0] mrsseq; reg [3:0] initsubseq; reg [3:0] reftrfci; // assign cas = casr; assign ras = rasr; assign cs = csr; assign cke = cker; assign we = wer; assign ma = mar; assign mba = mbar; assign mclkp = mclkpr; assign mclkn = mclknr; //assign m90clk = m90clkr; //assign m270clk = m270clkr; // output enable assign dqs = (wdqsouten) ? wdqsr:2'bzz; // DQS assign db = (dbouten) ? dbr:16'hzzzz; // DQ assign dm = (dbouten) ? dmr:16'hzzzz; // DM // state parameter parameter RASStart = 1; parameter RASEnd = 2; parameter CASStart = 3; parameter CASEnd = 4; parameter DQSIdle1 = 6; parameter DQSIdle2 = 7; parameter DQSStart = 8; parameter DQS1High = 9; parameter DQS1Low = 10; parameter DQS2High = 11; parameter DQS2Low = 12; parameter DQS3High = 13; parameter DQS3Low = 14; parameter DQS4High = 15; parameter DQS4Low = 16; parameter DQSEnd = 20; parameter DQSEnd2 = 21; parameter SEQIdle = 19; parameter SEQEND = 0; // PALL & MRS parameter PALLStart = 1; parameter MRSseq2 = 2; parameter MRSseq3 = 3; parameter MRSseq4 = 4; parameter MRSStart = 5; parameter MRSend1 = 6; parameter MRSend2 = 7; parameter MRSend3 = 8; parameter MRSend4 = 9; parameter MRSend5 = 10; // init parameter EMRSready = 5; parameter EMRSready1 = 6; parameter EMRSready2 = 7; parameter EMRSready3 = 8; parameter EMRSready4 = 9; parameter EMRSStart = 10; parameter EMRSStart2 = 11; parameter EMRSStart3 = 12; parameter RESETDLL = 13; parameter RESETDLL1 = 14; parameter RESETDLL2 = 15; parameter RESETDLL3 = 16; parameter REFSEQ1 = 17; parameter REFSEQ2 = 18; parameter INITMRS = 19; parameter INITMRS1 = 20; parameter INITMRS2 = 21; // arbiter CPU & refresh // リフレッシュタイミング発生と、ＣＰＵからのアクセス要求の調停 always@(posedge clk) begin if(reset) begin cpucmdsel <= 0; cpureq <= 0; refsel <= 0; refreq <= 0; refcount <= 0; rcpucmdr[5:0] <= 0; rcpucmdr2[5:0] <= 0; end else begin if((initend));// && (mclkpr == 1'b1)) begin rcpucmdr2[5:0] <= rcpucmdr[5:0]; rcpucmdr[5:0] <= cpucmd[5:0]; if(refcount == 2000) begin refreq <= 1; refcount <= 0; end else begin refcount <= refcount + 1; end // if(({rcpucmdr2[0],rcpucmdr[0]} == 2'b01) && (cpureq == 0)) cpureq <= 1; // if((refreq) && (cpucmdsel == 0)) begin refsel <= 1; refreq <= 0; end else if((cpureq) && (refreq == 0) && (refsel == 0) && (cpucmdsel == 0)) begin cpucmdsel <= 1; cpureq <= 0; end // if(cpucmdsel) begin if(cpucmdend) cpucmdsel <= 0; end if(refsel) begin if(refend) refsel <= 0; end end end end // メモリに供給する２相クロック発生 always@(posedge clk) begin if(reset) begin mclkpr <= 0; mclknr <= 1; end else begin mclkpr <= !mclkpr; mclknr <= mclkpr; end end // ＤＱＭや、データ出力は、clk で元データを作って、clkn でピンに出すと、９０°位相ずれた位置で出力できる。 // また、データバス入力も９０°位相ずれた位置でラッチして、後で　clk で再ラッチする。 always@(posedge clkn) begin if(reset) begin // m90clkr <= 0; // m270clkr <= 1; dmr <= 2'b11; end else begin // m90clkr <= mclkpr; // m270clkr <= m90clkr; dbr <= predbr; dmr <= predmr; dblatch <= db; end end always@(posedge clk) begin if(reset) begin casr <= 1; rasr <= 1; csr <= 1; wer <= 1; cker <= 0; // rdqsr <= 0; rdqsseq <= 0; wdqsseq <= 0; rdqsouten <= 0; rcaslatensy <= 0; wdqsouten <= 0; predbr <= 0; predmr <= 2'b11; wdqsen <= 0; rdqsen <= 0; dbouten <= 0; wdupdate <= 0; rddata[31:0] <= 0; datavalid <= 0; mrsen <= 0; mrsseq <= 0; refen <= 0; refend <= 0; refseq <= 0; cpucmdend <= 0; cpucmdsel2 <= 0; refsel2 <= 0; end else begin // cpucmd[1:0] 11: write, 01: read if(initend) begin cpucmdsel2 <= cpucmdsel; refsel2 <= refsel; if((cpucmdsel && (cpucmdsel2 == 0)) && (wdqsen == 0) && (rdqsen == 0) && (mrsen == 0)) begin if((rcpucmdr[5:4] == 2'b00) && (rcpucmdr[1:0] == 2'b11)) begin // start write sequence wdqsen <= 1; wdqsseq <= RASStart; wdqsmode <= cpucmd[3:2]; cpucmdend <= 0; end else if((rcpucmdr[5:4] == 2'b00) && (rcpucmdr[1:0] == 2'b01))// read begin rdqsen <= 1; rdqsseq <= RASStart; rdqsmode <= cpucmd[3:2]; cpucmdend <= 0; end else if((rcpucmdr[5:4] == 2'b01) && (rcpucmdr[1:0] == 2'b11))// MRS begin mrsen <= 1; mrsseq <= PALLStart; cpucmdend <= 0; end datavalid <= 0; end else if(cpucmdsel == 0) cpucmdend <= 0; if((refsel) && (refsel2 == 0)) // refresh start begin if(refen == 0) begin refseq <= 1; refen <= 1; refend <= 0; end end else if(refsel == 0) refend <= 0; end else begin if(mclkpr == 1'b1) begin rasr <= rasri; casr <= casri; csr <= csri; wer <= weri; cker <= ckeri; mar <= mari; mbar <= mbari; end end if((refen) && (mclkpr == 1'b1)) // auto refresh sequence begin case(refseq) 1: refseq <= 2; 2: refseq <= 3; 3: refseq <= 4; 4: refseq <= 5; 5:begin rasr <= 0; // auto refresh wer <= 1; csr <= 0; casr <= 0; refseq <= 6; end 6:begin rasr <= 1; // auto refresh csr <= 1; casr <= 1; refseq <= 7; end 7: refseq <= 8; 8: refseq <= 9; 9: refseq <= 10; 10: refseq <= 11; 11:begin refseq <= 0; refen <= 0; refend <= 1; end endcase end if((mrsen) && (mclkpr == 1'b1)) begin case(mrsseq) PALLStart:begin // PALL rasr <= 0; wer <= 0; csr <= 0; casr <= 1; cker <= 1; mrsseq <= MRSseq2; mar[10] <= 1; end MRSseq2:begin rasr <= 1; wer <= 1; csr <= 1; mrsseq <= MRSseq3; end MRSseq3:begin mrsseq <= MRSseq4; end MRSseq4:begin mrsseq <= MRSStart; end MRSStart:begin mbar[1:0] <= 2'b00; mar[10] <= 0; rasr <= 0; wer <= 0; csr <= 0; casr <= 0; mrsseq <= MRSend1; end MRSend1:begin rasr <= 1; wer <= 1; csr <= 1; casr <= 1; mrsseq <= MRSend2; end MRSend2:begin mrsseq <= MRSend3; end MRSend3:begin mrsseq <= MRSend4; end MRSend4:begin mrsseq <= MRSend5; end MRSend5:begin mrsseq <= SEQEND; mrsen <= 0; cpucmdend <= 1; end endcase end else if(wdqsen)// mclkpr の立ち上がりに同期してＨｉｇｈに変化する。 begin case(wdqsseq) RASStart:begin if(mclkpr == 1'b1)// 次の mclknr の立ち上がりで変化 begin wdqsseq <= RASEnd; rcaslatensy <= 0; rasr <= 0; // RAS Low csr <= 0; casr <= 1; wer <= 1; mar[12:0] <= addr[23:11]; mbar[1:0] <= addr[25:24]; wdupdate <= 1; end end RASEnd:begin wdupdate <= 0; if(mclkpr == 1'b1)// 次の mclknr の立ち上がりで変化 begin rasr <= 1; wer <= 1; rcaslatensy <= rcaslatensy + 1; if(rcaslatensy == 1) wdqsseq <= CASStart; end end CASStart:begin if(mclkpr == 1'b1)// 次の mclknr の立ち上がりで変化 begin casr <= 0; wer <= 0; wdqsseq <= CASEnd; mar[10] <= 1; mar[9:0] <= addr[10:1]; end end CASEnd:begin if(mclkpr == 1'b1)// 次の mclknr の立ち上がりで変化 begin casr <= 1; wer <= 1; wdqsseq <= DQSStart; dbouten <= 1; wdqsouten <= 1; wdqsr <= 2'b00; predbr <= wtdata[31:16];// clkn でdbn にラッチ predmr <= wtbyteen[3:2] ^ 2'b11; if(wdqsmode[1] == 1'b1) wdupdate <= 1; end end // DQSIdle1:begin // wdqsseq <= DQSStart; // end DQSStart:begin if(mclkpr == 1'b1)// 次の mclknr の立ち上がりで変化 begin wdqsr <= 2'b11; wdqsseq <= DQS1High; wdqsouten <= 1; predbr <= wtdata[15:0];// clkn でdbn にラッチ predmr <= wtbyteen[1:0] ^ 2'b11; end else wdupdate <= 0; end DQS1High:begin wdqsr[1:0] <= 2'b00;// 1 wdqsseq <= DQS1Low; predbr <= wtdata[31:16];// clkn でdbn にラッチ predmr <= wtbyteen[3:2] ^ 2'b11; if(wdqsmode == 2'b11) wdupdate <= 1; end DQS1Low:begin wdqsr[1:0] <= 2'b11; if(wdqsmode == 2'b01) // ２バースト begin wdqsseq <= DQSEnd; wdqsouten <= 0; dbouten <= 0; end else // 以下、４，８バーストの動作は未確認 begin wdqsseq <= DQS2High; predbr <= wtdata[15:0];// clkn でdbn にラッチ predmr <= wtbyteen[1:0] ^ 2'b11; end wdupdate <= 0; end DQS2High:begin wdqsr[1:0] <= 2'b00;// 2 wdqsseq <= DQS2Low; predbr <= wtdata[31:16];// clkn でdbn にラッチ predmr <= wtbyteen[3:2] ^ 2'b11; if(wdqsmode == 2'b11) wdupdate <= 1; end DQS2Low:begin wdqsr[1:0] <= 2'b11; if(wdqsmode == 2'b10) begin wdqsseq <= DQSEnd; wdqsouten <= 0; dbouten <= 0; end else begin wdqsseq <= DQS3High; predbr <= wtdata[15:0];// clkn でdbn にラッチ predmr <= wtbyteen[1:0] ^ 2'b11; end wdupdate <= 0; end DQS3High:begin wdqsr[1:0] <= 2'b00;// 3 wdqsseq <= DQS3Low; predbr <= wtdata[31:16];// clkn でdbn にラッチ predmr <= wtbyteen[3:2] ^ 2'b11; end DQS3Low:begin wdqsr[1:0] <= 2'b11; wdqsseq <= DQS4High; predbr <= wtdata[15:0];// clkn でdbn にラッチ predmr <= wtbyteen[1:0] ^ 2'b11; end DQS4High:begin wdqsr[1:0] <= 2'b00;// 4 wdqsseq <= DQS4Low; end DQS4Low:begin wdqsr[1:0] <= 2'b00; wdqsseq <= DQSEnd; wdqsouten <= 0; dbouten <= 0; end DQSEnd:begin wdqsouten <= 0; // wdqsen <= 0; wdqsseq <= DQSEnd2; // cpucmdend <= 1; datavalid <= 1; end DQSEnd2:begin wdqsouten <= 0; wdqsen <= 0; wdqsseq <= SEQEND; cpucmdend <= 1; datavalid <= 0; end endcase end else if(rdqsen)// mclkpr の立ち上がりに同期してＨｉｇｈに変化する。 begin case(rdqsseq) RASStart:begin if(mclkpr == 1'b1)// 次の mclknr の立ち上がりで変化 begin rasr <= 0; // RAS Low rdqsseq <= RASEnd; rcaslatensy <= 0; csr <= 0; wer <= 1; dbouten <= 0; wdqsouten <= 0; mar[12:0] <= addr[23:11]; mbar[1:0] <= addr[25:24]; predmr <= 2'b00; // wdupdate <= 1; end end RASEnd:begin wdupdate <= 0; if(mclkpr == 1'b1)// 次の mclknr の立ち上がりで変化 begin rasr <= 1; rcaslatensy <= rcaslatensy + 1; if(rcaslatensy == 1) rdqsseq <= CASStart; end end CASStart:begin if(mclkpr == 1'b1)// 次の mclknr の立ち上がりで変化 begin casr <= 0; rdqsseq <= CASEnd; mar[10] <= 1; mar[9:0] <= addr[10:1]; end end // RASStart = 1; // RASEnd = 2; // CASStart = 3; // CASEnd = 4; // SEQIdle = 0; CASEnd:begin if(mclkpr == 1'b1)// 次の mclknr の立ち上がりで変化 begin casr <= 1; rdqsseq <= DQSIdle1; // mclkp = 50MHz // rdqsseq <= DQSIdle2; end end DQSIdle1:begin// mclkpr = 0 rdqsseq <= DQSIdle2; end DQSIdle2:begin// mclkpr = 1 rdqsseq <= DQSStart; end DQSStart:begin// mclkpr = 0 rdqsseq <= DQS1High; end // DQSIdle1 = 6; // DQSIdle2 = 7; // DQSStart = 8; // DQS1High = 9; DQS1High:begin// mclkpr = 1 rdqsseq <= DQS1Low; end DQS1Low:begin // wdqsr[1:0] <= 2'b11; // wdupdate <= 0; rddata[31:16] <= dblatch; if(rdqsmode == 2'b01) // ２バースト begin rdqsseq <= DQSEnd; end else // 以下、４，８バーストの動作は未確認 begin rdqsseq <= DQS2High; end end // DQS1Low = 10; // DQS2High = 11; // DQS2Low = 12; // DQS3High = 13; DQS2High:begin rddata[15:0] <= dblatch; datavalid <= 1; rdqsseq <= DQS2Low; end DQS2Low:begin datavalid <= 0; rddata[31:16] <= dblatch; if(rdqsmode == 2'b10) begin rdqsseq <= DQSEnd; end else begin rdqsseq <= DQS3High; end end DQS3High:begin rddata[15:0] <= dblatch; datavalid <= 1; wdqsr[1:0] <= 2'b00;// 3 rdqsseq <= DQS3Low; end // DQS3Low = 14; // DQS4High = 15; // DQS4Low = 16; // DQSEnd = 20; DQS3Low:begin rddata[31:16] <= dblatch; datavalid <= 0; rdqsseq <= DQS4High; end DQS4High:begin rddata[15:0] <= dblatch; datavalid <= 1; rdqsseq <= DQS4Low; end DQS4Low:begin rddata[31:16] <= dblatch; datavalid <= 0; rdqsseq <= DQSEnd; end DQSEnd:begin rddata[15:0] <= dblatch; datavalid <= 1; rdqsseq <= SEQIdle; end SEQIdle:begin datavalid <= 0; rdqsseq <= SEQEND; rdqsen <= 0; cpucmdend <= 1; end endcase end end end // ＤＤＲメモリのパワーオン初期化 always@(posedge clk) begin if(reset) begin casri <= 1; rasri <= 1; csri <= 1; weri <= 1; ckeri <= 0; initend <= 0; initseq <= 0; mari <= 0; mbari <= 0; initsubseq <= 0; reftrfci <= 0; end else begin // if((startinit) && (mclkpr == 1'b1)) // 電源ＯＮ後のＤＤＲメモリ初期化 if(initend == 0) begin if(mclkpr == 1'b1) begin if(initseq == 5'h00) begin initseq <= PALLStart; initend <= 0; end else begin case(initseq) PALLStart:begin // PALL rasri <= 0; weri <= 0; csri <= 0; casri <= 1; ckeri <= 1; initseq <= EMRSready; mari[10] <= 1; end EMRSready:begin rasri <= 1; weri <= 1; csri <= 1; initseq <= EMRSready1; end EMRSready1:begin initseq <= EMRSready2; end EMRSready2:begin initseq <= EMRSready3; end EMRSready3:begin initseq <= EMRSready4; end EMRSready4:begin initseq <= EMRSStart; end EMRSStart:begin // EMRS initseq <= EMRSStart2; mbari[1:0] <= 2'b01; mari[12:0] <= 0; rasri <= 0; weri <= 0; csri <= 0; casri <= 0; end EMRSStart2:begin initseq <= EMRSStart3; rasri <= 1; weri <= 1; csri <= 1; casri <= 1; end EMRSStart3:begin initseq <= RESETDLL; end RESETDLL:begin // MRS reset DLL initseq <= RESETDLL1; mbari[1:0] <= 2'b00; mari[8] <= 1; mari[7:0] <= 8'b00100001;// CL = 2 mari[12:9] <= 0; rasri <= 0; weri <= 0; csri <= 0; casri <= 0; initsubseq <= 0; end RESETDLL1:begin if(initsubseq == 2) initseq <= RESETDLL2; else initsubseq <= initsubseq + 1; rasri <= 1; weri <= 1; csri <= 1; casri <= 1; end RESETDLL2:begin // PALL rasri <= 0; weri <= 0; csri <= 0; initseq <= RESETDLL3; mari[10] <= 1; initsubseq <= 0; end RESETDLL3:begin if(initsubseq == 3) begin initseq <= REFSEQ1; initsubseq <= 0; end else initsubseq <= initsubseq + 1; rasri <= 1; weri <= 1; csri <= 1; casri <= 1; end REFSEQ1:begin initseq <= REFSEQ2; csri <= 0; // REF rasri <= 0; casri <= 0; reftrfci <= 0; end REFSEQ2:begin if(reftrfci == 7) begin initsubseq <= initsubseq + 1; if(initsubseq == 15) // リフレッシュを１５回行う initseq <= INITMRS; else begin initseq <= REFSEQ1; end end else reftrfci <= reftrfci + 1; csri <= 1; // REF rasri <= 1; casri <= 1; end INITMRS:begin // MRS DLL normal initseq <= INITMRS1; mbari[1:0] <= 2'b00; mari[8] <= 0; mari[7:0] <= 8'b00100001;// CL = 2 mari[12:9] <= 0; rasri <= 0; weri <= 0; csri <= 0; casri <= 0; initsubseq <= 0; end INITMRS1:begin if(initsubseq == 2) initseq <= INITMRS2; else initsubseq <= initsubseq + 1; rasri <= 1; weri <= 1; csri <= 1; casri <= 1; end INITMRS2:begin // 初期化終了 initend <= 1; initseq <= SEQEND; end endcase end end end end end // 以下は、ＤＤＲメモリ操作波形の参考。上記ＲＴＬとの整合性は未確認。IFDDRCPE OFDDRTCPE など、DDR プリミティブを使う場合の // 参考波形。 // clk // // CAS Latency 2, single read 8 burst etc. // clk |~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_ // clkn |_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_|~|_ // mclkp |___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___| // mclkn |~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___| // m90clk |___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~| // m270clk |___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___| // ddrseq 3 4 5 6 7 8 9 10 12 13 14 15 // ras(pin)~~~~~~~~|_______|~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ multi = multi 8 burst // cas(pin)~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~|_______|~~~~~~~~~~~~~~~~~~~~~~~|_multi_|~~~~~~~~~ multi = multi 8 burst // readen ____________________________________________|~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~|____________________ // readen1 ____________________________________________|~~~~~~~|~~~~~~~|________________________________ // dqsclr ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~|_______|~~~~~~~|_______________________|~multi~|___ multi = multi 8 burst // readens[1] ___________________________________________________|~~~~~~~|~~~~~~~|_______________________________ single 2 burst write // readenbs[1] __________________________________________________|~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~|_______________ single burst read // DQS(pin) --------------------------------------------＼_____|~~~|___|~~~|___|~~~|___|~~~|___／---------------- single 8 burst read // readen270 ________________________________________________|~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~|____________ latch readen m270clk // DATABUS(pin)------------------------------------------------| 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 |-------------- read 8 burst // IFFDCPE m90clk latch MSB D31--D15 | 0 | 2 | 4 | 6 IFDDRCPE MSB latch // IFDDRCPE m270clk latch LSB D15--D0 | 1 | 3 | 5 | 7 IFDDRCPE LSB latch // doutb270 ---------------------------------------------------------| 0 | 2 | 4 | 6 | = latch time // doutb1 ---------------------------------------------------------------| 0 1 | 2 3 | 4 5 | 6 7 | = latch time // doutb1mclk[31:0] -----------------------------------------------------------| 0 1 | 2 3 | 4 5 | 6 7 (BRAM burstwrited) // readenbreqs[0] _____________________________________________|~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~|_______________ // m90clk |___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~| // m270clk |___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___| // ddrseq 3 4 5 6 7 8 9 10 12 13 14 15 // mclk |___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___|~~~|___| // ras(pin)~~~~~~~~|_______|~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ multi = multi 8 burst // cas(pin)~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~|_______|~~~~~~~~~~~~~~~~~~~~~~~|_multi_|~~~~~~~~~ multi = multi 8 burst // dqsoutennr~~~~~~~~~~~~~~~~~~~~~~~~~~|______write____________________________________|~~~~~~~~~~~~~~~~~~~ // dataoutennr~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~|______write____________|~~~~~~~~~~~~~~~~~~~ // wdataen ____________________________________|~write~~~~~~~~~~~~~~~~~~~~~~~~~|_____________________________ // DQS(pin) --------------------------------------＼_____|~~~|___|~~~|___|~~~|___|~~~|___／---------------- single 8 burst write // DATABUS(pin)----------------------------------------| 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 |-------------- write 8 burst // bramreadreq_|~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ // burstseq ___________| 1 | 2 | 2 | 2 // burstaddr 01 _____________________| 23 | 45 | 67 | 89 // readdata 0 _____________________________| 23 | 45 | 67 | 89 // burstreadd 0 _________________________________01__| 23 | 45 | 67 | 89 // latch180 | | | | | // latch0 | | | | endmodule

上記の制御回路を確かめるための、テストベンチは以下。論理シミュレーションのみのテストベンチなので、ＤＤＲをリードする場合に、１クロックデータを遅らせています。

// ddrctl_tb // Xilinx のＤＤＲ用プリミティブを使わないで、ＤＤＲ用２相クロックペアの制約を受けない、 // 標準Ｉ／Ｏで操作する回路ddrctl.v を論理シミュレーションする // `timescale 1ns/1ns module ddrctl_tb; reg clk; reg clkn; reg reset; reg startinit; wire initend; reg [5:0] cpucmd; reg writeen; wire [1:0] dqs; reg [1:0] dqsr; reg dqsouten; reg memouten; wire [12:0] ma; wire [1:0] mba; wire [15:0] db; reg [15:0] dbr; reg [31:0] memdata; wire cas; wire ras; wire we; wire cs; wire cke; wire [1:0] dm; wire mclkp; wire mclkn; // test //wire m90clk; //wire m270clk; wire [4:0] wdqsseq; wire [4:0] rdqsseq; wire [4:0] mrsseq; wire [31:0] rddata; wire datavalid; reg [31:0] wtdata; reg [3:0] wtbyteen; wire wdupdate;// メモリへのライトデータを、ddrctl から要求する。 reg [25:0] addr; reg [3:0] memoutseq; reg [1:0] burstn; wire refreq; wire refsel; wire cpucmdsel; wire cpureq; always begin #5 clk = 0; //100MHz　論理シミュレーションなので、適当に見やすいスピード #5 clk = 1; end always begin #5 clkn = 1; //100MHz #5 clkn = 0; end assign dqs = (dqsouten) ? dqsr:2'bzz; assign db = (memouten) ? dbr:16'hzzzz; ddrctl ddrctl_u1( .clk(clk), .clkn(clkn), .ma(ma), .db(db), .cs(cs), .ras(ras), .cas(cas), .we(we), .dm(dm), .dqs(dqs), .mba(mba), .mclkp(mclkp), .mclkn(mclkn), .cke(cke), // .addr(addr), .wtdata(wtdata), .wdupdate(wdupdate), .writeen(writeen), .wtbyteen(wtbyteen), .cpucmd(cpucmd), .rddata(rddata), .datavalid(datavalid), // test // .m90clk(m90clk), // .m270clk(m270clk), .wdqsseq(wdqsseq), .rdqsseq(rdqsseq), .mrsseq(mrsseq), .startinit(startinit), .initend(initend), .refreq(refreq), .refsel(refsel), .cpucmdsel(cpucmdsel), .cpureq(cpureq), .reset(reset) ); initial begin reset = 1; cpucmd = 0; writeen = 0; wtbyteen = 0; dqsr = 0; dqsouten = 0; memouten = 0; dbr = 0; addr = 25'h1345678; memdata = 0; burstn = 0; startinit = 0; #40 reset = 0; #160 reset = 0; writeen = 1; #200 #3300 #40 cpucmd = 6'b001011; writeen = 1; #100 cpucmd = 6'b000000; #200 cpucmd = 6'b001111; #100 cpucmd = 6'b000000; #200 cpucmd = 6'b000111; #100 cpucmd = 6'b000000; #200 cpucmd = 6'b000101; writeen = 0; burstn = 1; memdata = 32'h98765432; #100 cpucmd = 6'b000000; #200 cpucmd = 6'b000101; writeen = 0; burstn = 1; memdata = 32'h11223344; #40 cpucmd = 0; end // ＤＤＲメモリからデータを読む場合の、メモリの振る舞いをさせる回路 always@(posedge clk) begin if(reset) begin wtdata <= 32'h12345678; memoutseq <= 0; end else begin if(wdupdate) begin wtdata <= wtdata + 32'h11111111; wtbyteen <= wtbyteen + 1;// 有効バイトを適当に変化させる end if((writeen == 0)&&(mclkp == 1)&&(cas == 0))// ddrctl がメモリをリードする begin memoutseq <= 1;// メモリがデータを出力するシーケンスをスタート。 end else if(memoutseq) begin case(memoutseq) 1:begin dqsr <= 0; dqsouten <= 1; memoutseq <= 12;// シミュレーションでは１クロック遅らせる end 12:begin memoutseq <= 13; end 13:begin memoutseq <= 2; end 2:begin dqsr <= 2'b11; dbr <= memdata[31:16]; memoutseq <= 3; memouten <= 1; end 3:begin dqsr <= 0; dbr <= memdata[15:0]; memoutseq <= 4; end 4:begin if(burstn == 1) begin memoutseq <= 15; dqsouten <= 0; memouten <= 0; end else begin memoutseq <= 5; dqsr <= 2'b11; dbr <= memdata[31:16]; end end 5:begin dqsr <= 0; dbr <= memdata[15:0]; memoutseq <= 6; end 6:begin if(burstn == 2) begin memoutseq <= 15; memouten <= 0; dqsouten <= 0; end else begin memoutseq <= 7; dqsr <= 2'b11; dbr <= memdata[31:16]; end end 7:begin dqsr <= 0; dbr <= memdata[15:0]; memoutseq <= 8; end 8:begin dqsr <= 2'b11; dbr <= memdata[31:16]; memoutseq <= 9; end 9:begin dqsr <= 0; dbr <= memdata[15:0]; memoutseq <= 10; end 10:begin memoutseq <= 15; dqsouten <= 0; memouten <= 0; end 15:begin memoutseq <= 0; end endcase end end end endmodule

以上ですが、これらをまとめたＩＳＥのプロジェクトファイル一式は以下です。
ＸｉｌｉｎｘのＤＤＲ用プリミティブを使わないでＤＤＲメモリを操作　ＩＳＥ　１３．１のＩＳｉｍプロジェクトファイル。
インプリメントする前のもので、完成後の bit ファイルを入れています。この回路は、メモリクロックを６６ＭＨｚで操作するため、ＦＰＧＡのメモリ操作ＲＴＬは１３３ＭＨｚにしていますが、かろうじて動いているようで、回路を追加すると、１３３ＭＨｚでは動かなくなるようです。
操作ソフトのソース( Cygwin )と、実行可能ヘキサファイルから、ＦＰＧＡのメモリ初期化データに変換する、binutils も含んでいます。
また Spartan-3E Sterter Kit で動作する、ボード用ソース一式も含んでいます。Custom MicroBlaze でメモリの読み書きができます。操作はＲＳ２３２Ｃを使って、パソコンのターミナルソフトで行います。インプリメントに関しては、カスタム設計の MicroBlazeを参考にしてください。

上記の、bit ファイルでコンフィギュレーションすると、基板のＪ１０に接続したＲＳ２３２Ｃ（クロスケーブル）を介して、パソコンのターミナルソフトには、
Custom MicroBlaze DDR test 2011.12.4
CMB-Bug>
と表示されて、操作待ちになります。以下は、操作待ちになった後、２箇所の領域にデータを書き、一致を調べて、先頭のデータをダンプさせたスクリーンショットです。

この操作で、sl70000000,12345677,100000,30f6a913 は、メモリの０ｘ７０００００００番地から、初期値を０ｘ１２３４５６７７として、０ｘ３０Ｆ６Ａ９１３を初期値にロングワードで加算しながら０ｘ１０００００回、アドレスをロングワード単位に更新しながら書くという命令です。異なるアドレスに同じ操作をすれば、４Ｍバイトまで同じデータになるので、後で、v コマンドで、４Ｍバイト比較しています。違いが見つかれば、そのつど違いを表示するので、何もなければ、４Ｍバイトまで一致していることになります。
最後の　d70000000 は、０ｘ７０００００００番地から、１２８バイトをダンプするコマンドです。

準備中

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