ＤＤＲ２メモリをＦＰＧＡで操作してみる。ＳＰＡＲＴＡＮ６を使って４００ＭＨｚ( DDR2-800 )

ＤＤＲ２メモリをＦＰＧＡで操作してみる

ＳＰＡＲＴＡＮ６には、ＤＤＲ，ＤＤＲ２，ＤＤＲ３を操作するハードマクロが組み込まれ、ＭＣＢと呼ばれる統一されたユーザーインターフェイスが用意されています。最大４００ＭＨｚのメモリクロックで操作できるので、１個の１６ビット幅のＤＤＲ２，３メモリなら、最大ピーク転送レートを、１．６Ｇバイト／秒にすることができるようです。無論このスピードは、昨今のメモリの性能から比較するとかなり低いですが、普通のＩ／Ｏを使ってＤＤＲ２などを設計するより２倍以上のスピードアップが期待できます。ＸＩＬＩＮＸの通常のＩ／ＯでＤＤＲ転送を使うと、せいぜい２００ＭＨｚが限度ですが、ハードマクロでは４００ＭＨｚのＤＤＲ転送ができるようです。ここで言う４００ＭＨｚとは、DDR2-800　のことで、４００ＭＨｚでダブルデータレートの意味です。

Ｄｉｇｉｌｅｎｔ社のＳＰＡＲＴＡＮ６の評価ボード、「ＡＴＬＹＳ」では、ＤＤＲ２メモリを３００ＭＨｚで使ったデモ回路が組み込まれています。ＳＰＡＲＴＡＮ６のスペックでは４００ＭＨｚなので、やや低めで使っているようです。

そこで、「ＡＴＬＹＳ」を使って、ＤＤＲ２のメモリ操作回路を作ってみることにしました。使用したＩＳＥは、１３．１です
実際に動作させて、メモリチェック機能を追加した全ソース一式はこちら　ＤＤＲ２のメモリテスト
４００ＭＨｚでＤＤＲ２を動作させた全ソース一式はこちら　４００ＭＨｚで動かしてみる
４００ＭＨｚでＤＤＲ２の性能を極限まで引き出す　１００ＭＨｚクロックでＭＣＢを操作してみる　

ＤＤＲ２はどこまで遅くできるか　ＤＤＲ２メモリは、ＭＣＢを使ってどこまで低速なクロックで操作できるのか？　

以下が評価で使った「ＡＴＬＹＳ］

ＭＣＢの使い方

ＭＣＢの使い方でＷｅｂ検索すると、ＭＩＧを起動して完了すると、example_design というフォルダが生成され、それを使うとＤＤＲのメモリテストが走ってＯＫか否かの判定ができるらしいのですが、いろいろ設定を変えてみても、５００μ秒ほど動作した後エラーになってしまうので、これをあきらめ、生成された、user_design フォルダ以下のＲＴＬを使って、ハードマクロのＭＣＢを操作することにしました。

ハードマクロのＭＣＢを使うには、新しいプロジェクトを作って、そこで以下のように、メニューバーの、Project --> NewSource ... を選択してＭＩＧを起動します。

IP (CORE Generator & Architecture Wizard) を選択し、名前を　mymcb と入力し、Next で　Generator がしばらく（３０秒ほどかかる）走ります。

Memories & Storage Elements の Memory Interface Generator の、MIG Virtex6 and Spartan6 3.7 を選択して、Next を押します。

選択した内容の確認が出てくるので、Next を押すと、３０秒ほどで新しいウインドウが出てきます。（以下の次の画面）

新しいウインドウ、Memory Interface Generator　が出るので、Next に進みます。

MIG Output Option の選択画面で、Create Design を選択して、Next に進みます。ここで、Component Name を変更できるようですが、そのまま mymcb とします。

Pin Compatible の選択画面になりますが、そのまま進みます。

ＡＴＬＹＳでは、ＢＡＮＫ３にＤＤＲ２が接続されているので、その選択をします。

メモリクロックは、３００ＭＨｚとし、ＡＴＬＹＳでは、MT47H64M16HR-25E なので、MT47H64M16XX-25E を選択します。３００ＭＨｚの選択で、１ピンあたり、６００Ｍビット／秒の転送スピードになります。

ＤＤＲ２のＯＤＴ(On Die Termination)　などの設定をしますが、このまま進みます。

ＭＣＢでは、複数のポートからのアクセス要求に答えられるように、３２ビット、６４ビット、１２８ビットのポートが用意されていますが、バス幅の広い方が高速にアクセスできるので、また、複数のポートにすると、各ポート間のコヒーレンシの制御が必要になる場合があるので、１ポート１２８ビットを選択します。こうすると、コマンドＦＩＦＯに書いた順番にアクセスされるので、書いた後に読み出す場合、順序の整合性が保証されます。複数のポートの場合、各コマンドのＦＩＦＯは独立に動作しているので、たとえば各ポートのアービタをラウンドロビンに設定した場合、ポート０で書いた後、ポート１で読み出したい場合、前回のメモリアクセスがまだ実行中に、両者のコマンドがポート０、ポート１のＦＩＦＯに書かれた場合、どちらが先に実行されるか、不明だからです。

ユーザーインターフェイスのバススピードは、たとえば６４ビットポートだと、３００ＭＨｚのクロックでメモリを使った場合の最大スピード、１２００Ｍバイト／秒を満足させるには、１５０ＭＨｚの転送が必要になります。制御回路を含めてこのスピードで回路を作成するのは、ＳＰＡＲＴＡＮ６では不安要素になってきます。このような理由で、１２８ビットポートが使いやすいと思われます。無論、複数のマスターからメモリアクセス要求がある場合は、アービターを作る必要があります。

ＭＣＢのユーザーインターフェイスの種別を選択します。BANK の位置選択は、下側にしておきます。

１２８ビットポートを選択すると、各ポート間のアービタの選択は出てきません。

次に、ＲＺＱ、ＺＩＯピンなどの設定、クロック入力の種別（シングルか、ディファレンシャルか）などを選択しますが、ＡＴＬＹＳの回路図から、ＲＺＱは、Ｌ６、ＺＩＯは、Ｃ２を選択します。ＲＺＱは１００Ωの抵抗でＧＮＤに接続され、ＺＩＯはオープンになっています。クロック入力は、Single-Ended を選択します。ここで、クロック入力の選択があるのは、ＭＩＧが生成する回路に、infrastructure.v　があり、この中で、IBUFGDS　と、IBUFG　の、プリミティブの選択があって、どちらかを使うようにしているからです。ところが、これをそのまま使うには、外部Ｉ／Ｏピンにクロックを供給しないと動作してくれません。この辺は、ちょっと不親切ですね。ＩＰコアをそのまま使うと、外部に指定クロックを入力しないとＭＣＢが動きません。

ここでは、ＩＰコアをそのまま使うのではなく、生成された、user_design 以下のＲＴＬを一部変更して使うようにして、この外部供給クロックを、内部の信号で使えるようにします。

以上でＭＩＧの設定は終了で、以下のような、設定結果を表示してきます。

次に以下のような、Micron Technology, Inc. Simulation Model License Agreement がでてきます。エルピーダメモリを選択すると、この画面は出てきませんが、シミュレーションはできないみたいです。

UG388 を読むようにと言ってます。このファイルは、ug388.pdf　で、生成されたフォルダ以下にあります。ＣＳピンはＧＮＤに接続とか書かれています。ＭＣＢは、シングルチップのみサポートだからです。複数のメモリを並列に接続することはできません。

ＩＳＥのバージョンなどを表示しています。これで　Generete をクリックで生成されます。

十数秒で、以下の画面になり、CORE Generator で作成された、mymcb.xco ができています。このままでは使えないので、Remove して、ipcore_dir　フォルダ以下の、mymcb フォルダの、user_design 以下の RTL と、サブフォルダ、mcb_controller の中の RTL のすべてを、プロジェクトソースに追加します。このままでは使えないので、mymcb.v をインスタンシエートする、ＴＯＰモジュールを作成し、追加します。

ＴＯＰモジュールなどを作成し、追加します。追加するのは、

ＴＯＰモジュールの、atlyscmbmig3t.v、
Custom MicroBlaze のラッパー　risc2s.v、
Custom MicroBlaze の本体（ＮＧＣ）risc2s.ngc、
Custom MicroBlaze のプログラムメモリ　mainmem.v、
ＤＤＲ２メモリのリード、ライトバッファー　mem32_128.v、
ＵＣＦファイル　stlyscmb.ucf

です。ＵＣＦファイルは、ＭＩＧで生成された、mymcb.ucf を元に、Custom MicroBlaze のＵＡＲＴポート、テストポートを追加したものです。

上記のプロジェクトソース一式はこちら　→　atlyscmbmig3t.lzh　これはまだインプリメントする前のものです。インプリメントすると、２１Ｍバイトほどになり、圧縮しても６Ｍバイトになって、無料の FC2 ではアップできないので、以下は、別サーバーです。
インプリメント後のもの。→　atlyscmbmig3tdone.lzh　

上記のものは、ＤＤＲ２のＭＣＢのテストが目的で、機能が低いので、ＤＤＲ２のメモリテストを長時間行えるように機能追加したものが以下です。最大１００時間に渡って、できるだけデータパターンを変化させながら書き、読み出して一致を確認します。操作は組み込みＣＰＵ、Custom MicroBlaze で行っていますが、メモリに書くデータの作成や、読み出して比較するのは、ハードウエアで行っています。

メモリチェックの方法は、１ＧＢのメモリに、あるデータパターンを書き、それを読み出して一致を確認します。データパターンは、ハードウエアで順次変更を加えながら作成する（当然再現可能である）ので、同じ場所に同じデータを書くことも回避できます。１６ビットデータバスなので、２バイト単位に見るとビットが反転しやすいパターンになるようにしており、ＤＱn ができるだけ変化するように考慮しています。
インプリメント後のもの。→　atlyscmbmig3tmemtest.lzh

若干修正後のもの。→　atlyscmbmig3tmemtest_a.lzh　こちらは、エラーがあると、LD1 を点灯し、１．５秒単位に動作中を LD2--LD7 に表示します。長時間かかる場合、チェックソフトが動作していることを確認できます。

これらの中には、チェックに使った　 Custom MicroBlaze のソース一式を含んでいます。コンパイラは、ＥＤＫ１０．１をインストールした後から抜き出した、Cygwin　プログラムです。
atlyscmbmig3tdone.lzh　では、Custom MicroBlaze が５０ＭＨｚで動作しましたが、atlyscmbmig3tmemtest.lzh　では、さすがに回路規模が大きくなったので、３３ＭＨｚに落としています。

ＭＩＧが生成したＲＴＬの変更箇所

ＭＩＧが生成するファイルのなかで、infrastructure.v　は、そのままではエラーになるので、１４８行目付近の以下の部分に、、IBUFG とあるのを、BUFG に変更します。
こうして、ＴＯＰから、３００ＭＨｚの信号を、.c3_sys_clk(mcbclk),　に与えると、メモリクロックを３００ＭＨｚで操作できます。mcbclk はＤＣＭの出力、.CLKFX() で作成します。

メモリチェックのコマンドは以下のように与えると、結果を表示します。この例では、１２８ＭＢのメモリにデータを書いた後、一致を確認するもです。
CMB-Bug>ddr 4000,12345677,0,0,2,30f6a913
LOOP = 0x4000 ERROR = 0x0

ここで、0x4000 は、８ｋＢ単位の個数で、合計１２８Ｍ　byte のテストを指示しています。
次の　０ｘ１２３４５６７７は、データパターンの加算値。３２ビットで指定します。１６バイトアドレス単位で、この値が加算されたデータとします。この値は、任意に指定できます。
次の　０　は、先頭の初期値で、最初の３２ビットデータが、０ｘ１２３４５６７７になります。
次の　０　は、アドレス初期値。０ｘ２０００単位で指定します。１２８Ｍ以上は、上位アドレスが０になります。
次の　２　は、メモリテストのモードで、２は、書いて、読み出します。３だと、同じコマンド引数なら、読み出しと、比較だけ行います。
次の　０ｘ３０ｆ６ａ９１３　は、０ｘ４０００回を超えた場合、次の回のメモリ初期値に、この値を加算します。
この場合、最初の引数を０ｘ４０００以上、たとえば０ｘ８０００とか、もっと大きく、０ｘ２５８００００　とすると、１時間ほどチェックしますが、１２８ＭＢが済むと、初期値を変更して始めから繰り返し、０ｘ２５８００００／０ｘ４０００　で、２４００回繰り返します。１２８ＭＢのテストに１．５秒ほどかかるので、合計１時間になります。

以下は、上記のコマンドのスクリーンショットです。

ＤＤＲ２の全領域のテストを１回した後、最後に読み出した８ｋＢのチェック用ブロックＲＡＭの先頭をダンプしています。

ＤＤＲ２テスト回路の主なレジスタ表。Custom MicroBlaze で操作する
アドレスと回路変数名など	サイズ	機能
0xE0000034　p0_cmd_byte_addri	32 bit	ＤＤＲ２メモリの先頭アドレス。ＬＳＢの１３ビットは無視される（０とする）
0xE0000038　loopcountb	32 bit	メモリチェックのループ回数。初期の回路用で、以下のコマンドを使用するときは０とする
0xE000003C　dmamode	32 bit	ＤＤＲ２メモリの操作コマンド。バッファーメモリのみを対象とする命令もある
0xE0000050　comperrorcount	LSB 10 bit	メモリ比較のエラー個数。１６バイト単位の比較で異なればプラス１される
0xE0000054　genseed	32 bit	メモリに書く最初のデータの初期値の元。０番地のデータは、この値が加算されたものになる
0xE0000058　genadd	32 bit	１６バイト単位のアドレス更新で、この値が　genseed に加算される
0xE0000080　reset_mig	ＬＳＢ　1 bit	１を書くと、ＭＣＢをリセットしてＤＤＲ２の操作を停止状態にする。０でＭＣＢスタート
0xE0000084　carib_donecount	32 bit	ＭＣＢがスタートしてから、キャリブレーションが終わるまでのシステムクロック数。
0xC0000000　mem32_128 mem1	８ｋＢ	ＤＤＲ２メモリへ書くデータバッファー。RAMB16_S9_S36 を４個使用
0xC0002000　mem32_128 mem2	８ｋＢ	ＤＤＲ２メモリから読み出すバッファー。RAMB16_S9_S36 を４個使用

上記の表以外にも、３０個ほどのレジスタがありますが、それらは、回路ソース、atlyscmbmig3t.v を参照。

４００ＭＨｚで動かしてみる

「ＡＴＬＹＳ」のデモソフトでは、３００ＭＨｚのクロックで操作していますが、これを、ＳＰＡＲＴＡＮ６のＭＣＢによるＤＤＲ２制御の上限である４００ＭＨｚにしてみます。ＩＳＥのＭＩＧのＧＵＩでは、3000 ps 以下にできないので、作成後に、user_design フォルダ以下の、mymcb.v を変更します。変更箇所は、１９４行目付近を、localparam C3_MEM_CAS_LATENCY = 6; のように、６に変更します。スピードが速くなったので、カスレイテンシを大きくするわけです。MT47H64M16XX-25E　のスペックを見ると、５となっていますが、余裕を見て６としています。

このようにしてから、ＴＯＰの（　atlyscmbmig3t.v　）ＤＣＭで生成する、ＭＣＢ用クロックを４００ＭＨｚにします。
また、ＴＯＰの以下の parameter を、４００ＭＨｚなので、２５００とします。
parameter C3_MEMCLK_PERIOD = 2500; // 400MHz

以上の変更で、メモリクロックが４００ＭＨｚとなり、ＤＤＲ２メモリのデータバスの転送レートは、１本あたり、最大８００Ｍｂｉｔ／秒となり、１６本あるので、１．６Ｇバイト／秒の転送が実現できます。実際このスピードで、メモリテストで問題なく、数時間に渡って正常に動作しています。

インプリメント後のもの。→　atlyscmbmig3tmemtest400m.lzh

ＣＰＵクロックと非同期な、高速なクロックでＭＣＢを操作してみる

さて、今までの回路では、ＭＣＢのユーザーインターフェイスのクロックとして、ＣＰＵと同じものを使ってきましたが、Custom MicroBlaze のクロックを高速にできないので、ＭＣＢの能力を十分引き出せません。メモリが４００ＭＨｚで動作しても、ＭＣＢインターフェイスでの１２８ビットポートが３３ＭＨｚなら、最大データ転送能力は１６ｘ３３．３で、５３３Ｍバイト／秒となり、メモリの最大能力１．６Ｇバイト／秒の１／３になってしまいます。ＳＰＡＲＴＡＮ６では、１００ＭＨｚのクロックでＭＣＢを操作する回路を作成しても、十分動作するはずです。そこで、ＭＣＢインターフェイスのクロックを独立させ、これを１００ＭＨｚにして操作できる回路に変更します。

むろん、非同期クロックにするには、相互にクロックの同期化を随所に追加する必要があり、回路規模は膨らみます。ＣＰＵ側と、ＭＣＢ側で共有してきたレジスタを分離し、相互に同期化を行います。同期化と言っても、ラッチのやり直しと、信号の微分（変化点の検出）がほとんどです。片方のクロックが十分早いとあらかじめ決まっている場合は、同期化も比較的楽に設計できます。

２種類のクロックを使う場合のクロック同期化では、余分な回路が必要になるので、また、同期化の処理でレイテンシが追加されるので、できるだけ同じクロックで回路を設計するのがＦＰＧＡ回路設計での基本的な設計スタイルで、そのために、使いやすいデュアルポートメモリが実装されていると言っても過言ではありません。クロックが２種類ある場合、多少遅くてもクロックを一本化する方法にすると、レイテンシも無くなり、ゲート数も少なくなります。とは言っても、２種類のクロックに大きな差があり、どちらかに一本化すると、動作しなかったり、パフォーマンスの低下を無視できない場合、操作レジスタを２重にして、相互にクロックの同期化をするしかありません。

クロック同期化の一連の手順

ＣＰＵからレジスタを変更することで、ＭＣＢにコマンドを与える部分の抽出
ＭＣＢ側で、ＣＰＵによって操作されるレジスタの変化を検出。微分処理
ＭＣＢ側での処理を実行、結果はＭＣＢクロックで操作される側のレジスタとなっている
ＣＰＵ側で、ＭＣＢ側で操作されるレジスタの変化を検出。微分処理
ＣＰＵ側で、ＭＣＢへのコマンドが終わったことを認識。

と、相互にクロックによる再ラッチや、微分処理が必要になります。
以上のような変更をして、さらに、 Custom MicroBlaze の操作プログラムも変更、追加を行ったものが以下。
全プロジェクトソース一式がこちら → atlyscmbmig3t2clk.lzh 　ＩＳＥ１３．１のソースですが、ＩＳＥでのインプリメント前のものです。atlyscmbmig3t.bit ファイルだけ含んでいます。

以下はＲＳ２３２Ｃ経由で、 Custom MicroBlaze を使った操作例です。これは、メモリチェックパターンの初期値を０で、１６バイト単位でアドレスが増加させたときの、３２ビットデータ加算値を、０ｘ１２３４５６７７、全メモリに書いて読み出しチェックの後、次のチェックの初期値の加算値を０ｘ３０Ｆ６Ａ９１３、０ｘ２５８００００／０ｘ４０００＝＝＞０ｘ９６０　から、１２８Ｍバイト全域のチェックを０ｘ９６０回行う指示です。

CMB-Bug>ddr 2580000,12345677,0,0,2,30f6a913 (enter)　とコマンドを与えると、約２２分２０秒後に、以下の結果を表示します。
LOOP = 0x2580000 ERROR = 0x0

このチェックで、ＤＤＲ２メモリとＦＰＧＡ間で、合計６１４Ｇバイトのデータ転送が行われるので、平均で約４６０Ｍバイト／秒の転送スピードになります。この間、チェック用のデータパターン作成、書き込み、読み出しの後全バイト一致のチェックを行っています。ＤＤＲ２メモリのピークデータ転送能力の、２８％となっています。回路を工夫すれば、５０％ぐらいまでは上げられそうですが、これには、ハードウエアで行っているパターン作成と一致のチェックを、パイプライン処理に持ち込む工夫が必要です。　ここではそれへの変更より、もっと簡便にＤＤＲ２メモリの最大転送能力に迫るテストをするために、ちょっとした工夫をしてあります。

データチェックはやらずに書き込みのみ連続で行うための操作を行う、（ Custom MicroBlaze のソフト上で変更）以下のコマンドを用意しました。

CMB-Bug>ddr 258000,12345677,0,0,5,30f6a913,f (enter) とコマンドを与えると、書き込みだけ行います。

ここで、チェック付きと異なるのは、回数が、１桁下がって０ｘ２５８０００となっていること、５番目の数値が５になっていること、さらに、コマンドの引数の最後に　,f が追加されていることです。５番目の５が、書き込みのみの指示となっています。,f は、同じアドレスに同じデータブロック（８ＫＢとなっている）を１６回書くという指示です。これによって、８ｋＢｘ１６で、１２８ｋＢの連続書き込みが行われ、ＣＰＵのオーバーへッドは１／１６になって、ＭＣＢが、ＤＤＲ２への書き込みに専念する時間が増えます。

この処理は、約３分４２秒と、大幅に短くなり、ＤＤＲ２メモリアクセス合計は、３０７Ｇバイトです。平均書き込みデータレートは、１．３８Ｇバイト／秒　となって、ＤＤＲ２メモリの上限の８６％まで高められました。なぜこういうチェックを行うのかは、「ＡＴＬＹＳ」には、電流監視モニタがあるので、各電源の消費量がリアルタイムで観察できるので、ＤＤＲ２メモリ操作の消費電力の見積りに重宝するからです。ＤＤＲ２、ＤＤＲ３では、大容量データを高速にアクセスできるのはいいですが、組み込み基板では、高速に動作させると発熱の問題が大きくなるので、ＤＤＲメモリをどの程度のスピードでアクセスすれば、ディレーティングを満足できるのか、あらかじめ知っておくと最適なシステム設計に役立つと思います。

ＤＤＲ２メモリは、ＭＣＢを使ってどこまで低速なクロックで操作できるのか？

以前から興味があったので、ＤＤＲ２（　ＤＤＲ２に限らず、ＳＤＲＡＭ全般　）がどこまで低速なクロックで動作するのか、実験してみます。無論、ＤＤＲ２メモリのカタログでは、ＡＴＬＹＳに搭載されている、MT47H64M16HR-25E　では１２５ＭＨｚが限度となっているので、１２５ＭＨｚが妥当な最低スピードと思われます。ここでは、このクロック下限を無視して動かしてみます。いままで紹介してきたプロジェクトソースをあまり変更しなくても、２００ＭＨｚ、と１００ＭＨでは、パラメータの変更で動作することを確認しています。（　すべての温度範囲、電圧範囲でテストしたわけではありませんが、周囲温度２５℃付近で、４８時間動作させて問題は起こらなかった　）

ＳＤＲ　ＳＤＲＡＭでは、出始めの頃は、６６ＭＨｚでの動作に関するタイムスペックがあり、実際このスピードのメモリがあったみたいです。現在、ＳＤＲ　ＳＤＲＡＭメモリのデータシートを調べると、ハイニックスの　H57V1262GFR-75　では、System Clock Cycle Time　のＭＡＸが、１０００ｎｓと記されていて、つまり１ＭＨｚでも動作保証しているようです。マイクロンの、MT48LC2M32B2 では、Clock cycle time　のＭＡＸには、記述がありません。まさかスタティック動作可能とは思いませんが、そのような使い方を想定していないと思われます。ここで、ハイニックスの１ＭＨｚではどうなのか、その意味を考察してみると、リフレッシュのインターバルが約１５μ秒なので、リフレッシュの内部処理が１５クロック以内に終了できるということなのかも知れません。ＳＤＲ　ＳＤＲＡＭがどこまで低速のクロックで正常に動作するのか、別の機会に調べてみようと思います。

ＸｉｌｉｎｘのＭＣＢインターフェイスを使うと、ＴＯＰの parameter の設定変更で、簡単にクロックを遅くできますが、メモリチェック回路の構成上、以下の制約があります。これらは、ユーザーＴＯＰ( atlyscmbmig3t.v )と、ＭＣＢのＴＯＰ( mymcb.v )の　parameter を変更します。

C3_CLKOUT2_DIVIDE は、C3_CLKOUT0_DIVIDE,C3_CLKOUT1_DIVIDE の８倍の数値として、１／８のクロック周波数とする。
C3_CLKOUT3_DIVIDE は、C3_CLKOUT0_DIVIDE の４倍の数値として、１／４のクロックとする。
C3_CLKFBOUT_MULT は、ＰＬＬのＶＣＯが４００ＭＨｚ～１ＧＨｚに収まるような倍率に設定する。例として、入力クロックが２００ＭＨｚの場合は２が最低となる。
メモリチェック回路を制御する、Custom MicroBlaze のシステムクロックは、C3_CLKOUT2_DIVIDE の設定で .c3_clk0(c3_clk0) に出力されるクロックより約１／１．５以下にする。これは、ＣＰＵの１クロック間のＨｉｇｈ信号を、.c3_clk0(c3_clk0)　で十分サンプリングできるようにするためです。
上記　４　と関連して、Custom MicroBlaze のＲＳ２３２Ｃのボーレート分周を１１５２００ｂｐｓを満たすように変更する。
C3_MEMCLK_PERIOD は、メモリに与えるクロックのインターバルですが、１００ＭＨｚなら、１００００（ｐｓ）とします。

ＤＤＲ２の低速クロックでのＭＣＢ parameter 設定
メモリクロック	４００ＭＨｚ	２００ＭＨｚ	１００ＭＨｚ	５０ＭＨｚ	２５ＭＨｚ
C3_CLKOUT0_DIVIDE	１	２	４	８	１６
C3_CLKOUT1_DIVIDE	１	２	４	８	１６
C3_CLKOUT2_DIVIDE	８	８	１６	３２	６４
C3_CLKOUT3_DIVIDE	８	８	８	１６	３２
C3_CLKFBOUT_MULT	２	２	２	２	２
C3_MEMCLK_PERIOD ps	２５００	５０００	１００００	２００００	４００００
ＭＣＢインターフェイスクロック	１００ＭＨｚ	５０ＭＨｚ	２５ＭＨｚ	１２．５ＭＨｚ	６．２５ＭＨｚ
Custom MicroBlaze clk	３３．３ＭＨｚ	３３．３ＭＨｚ	１６．６ＭＨｚ	８．３３ＭＨｚ	４．１７ＭＨｚ

となりますが、メモリクロックが１００ＭＨｚまではすんなりＩＳＥのインプリメントが通りますが、５０ＭＨｓ以下では、以下のようなエラーが出てしまいます。 MEM_DDR2_WRT_RECOVERY は、user_design 以下、rtl/mcb_controller フォルダの、mcb_raw_wrapper.v ファイルの、６７１行付近に、という記述があって、これが、"１"になってしまって、 illegal value だということのようです。C_MEM_TWR は、mymcb.v の中で、localparam C3_MEM_TWR で設定されているので、これを、強制的に、２以上になるような数値に変更すると、ＩＳＥのエラーがなくなり、インプリメントできます。ここを、変えてしまっていいのかどうかは、ＤＤＲ２メモリのスペックから判断すると、問題ないようです。C3_MEM_TWR　は、Write recovery time　のことで、最低値は決められていますが、大きい方は記述がないようです。( hynix 、Micron の資料　)

ＤＤＲ２の低速クロックでのＭＣＢ parameter の　C3_MEM_TWR　設定
メモリクロック	４００ＭＨｚ	２００ＭＨｚ	１００ＭＨｚ	５０ＭＨｚ	２５ＭＨｚ
C3_MEM_TWR	１５０００	１５０００	１５０００	３００００	６００００
Custom MicroBlaze clk	３３．３ＭＨｚ	３３．３ＭＨｚ	１６．６ＭＨｚ	８．３３ＭＨｚ	４．１７ＭＨｚ

ここで、メモリクロックが２５ＭＨｚの場合、Custom MicroBlaze clk　を、４．１７ＭＨｚ　にしないといけませんが、ＤＣＭの分周では足らないので、１２分周したあと、以下のようにもう一段クロックを遅くします。

準備中

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